"vhdl" 검색결과 61-80 / 1,451건

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  VHDL-시계

  Healthcare Embedded System 1. 설계 Specification ? 일반 시계 기능, stop watch 기능, 시간 조정 기능(시, 분 조정) ? Reset 스위치를 포함하여 5개의 스위치로 구성 ? 오차를 줄이기 위하여 입력 clock은 5MHz..

  리포트 | 17페이지 | 1,000원 | 등록일 2015.03.03

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  VHDL 디지털 시계 digital watch

  , 전체적 구성을 알기 쉬움단점: 복잡하고 Top Disign은 쿼터스 프로그램 밖에 못 쓴다.VHDL장점: 디자인이 바뀌어도 사용 가능하다단점: 전체구조를 알아보기 힘들다. ... Top Entity로 Schematic을 사용할지 VHDL을 사용할 지는 설계하는 사람(리더)이 결정한다.Top Entity Schematic 장점: 심볼 형태->한눈에 알아보기 쉬움즉

  리포트 | 15페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2019.06.14

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  VHDL 카운터 설계 및 시뮬레이션

  카운터 설계 밑 시뮬레이션 VHDL 3차 REPORT 목차 Ⅰ. 실습목적 Ⅱ. ... 또한, VHDL의 문법 반복문 process문과 if문을 이해한다. Ⅱ. ... 실습내용 및 결과 (1) 16진 카운터 -VHDL 코드 Reset이 걸리지 않는 한 0에서 15까지 증가하는 15진 카운터의 VHDL 코드를 작성한다. nRst 의 값이 0일 때 Cnt의

  리포트 | 18페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

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  VHDL에 관하여

  VHDL의 문제점 ① 문법의 복잡성 : VHDL은 비교적 복잡한 언어이다. ... 이러 한 네트리스트 파일이 VHDL을 이용한 상위 레벨의 디자인을 하위 레벨의 실질 적인 부품들과 연관 지어주는 다리 역할을 하는 것이다. (6) VHDL을 이용한 설계 VHDL은 ... 즉 작성한 코딩을 논리적으로 합성시키는 VHDL 툴은 VHDL로 프로그램된 논리 기능을 실제 게이트 회로로 변환하는 역할을 한다.

  리포트 | 8페이지 | 1,000원 | 등록일 2013.01.24

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  VHDL VLSI SOC 설계vending machine

  vending machine 1. vending library ieee; use ieee.std_logic_1164. all; use ieee.std_logic_unsigned. all; use ieee.std_logic_arith.all; entity vending ..

  리포트 | 3페이지 | 1,000원 | 등록일 2018.11.18

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  VHDL을 이용한 리듬게임

  VHDL 관련 컴퓨터 실험 과목에서 A+ 받은 작품입니다.아래 내용은 알집 안에 첨부된 설명서 입니다.이 외에도 소스, 관련 사진, 영상 등 자료가 포함되어 있습니다.source는

  리포트 | 4,000원 | 등록일 2016.04.12 | 수정일 2016.05.17

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  VHDL

  VHDL이란 -VHDL이란 VHSIC Hardware Description Language의 약자로 반도체 회로 설계용 언어 -VHDL은 Word Processor처럼 회로 설계를 ... 표준화 표준화의 시작 1992 IEEE-1076 (1992)로 1164 VHDL로 업계 표준 시도 std_logic_1164 탄생 VHDL Verilog-HDL DoD에 의해 탄생 ... VHDL Simulator 상용 제품 출시 Simulation 시작 1987 Synopsys에서 VHDL Synthesis 제품 출시 Synthesis 시작 1989 IEEE-1076으로

  리포트 | 6페이지 | 1,000원 | 등록일 2010.05.11

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  졸업논문_VHDL을 이용한 디지털 시계구현

  學士學位 請求論文 VHDL을 이용한 디지털시계 설계 (Design of a Digital Clock using VHDL) 2007年 11月 20日 崇實大學校 IT大學 情報通信電子工學部 ... VHDL 기초이론………………………………………………………………… 2 II-1. VHDL의 출현 …………………………………………………………… 2 II-2. ... 金 應 日 學士學位 請求論文 VHDL을 이용한 디지털시계 설계 (Design of a Digital Clock using VHDL) 指導敎授 : 宋 仁 彩 이 論文을 學士學位 論文

  논문 | 62페이지 | 4,000원 | 등록일 2010.12.21

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  VHDL VLSI SOC 설계step motor

  스텝모터\\\\\\\\\\\\\\\\\\\\\\\\\\\\library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity motor1_ro..

  리포트 | 11페이지 | 1,000원 | 등록일 2018.11.18

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  VHDL VLSI SOC 설계stop watch

  library ieee; use ieee.std_logic_1164. all; use ieee.std_logic_unsigned. all; use ieee.std_logic_arith.all; entity counter3_1 is port ( clk : in std_l..

  리포트 | 13페이지 | 1,000원 | 등록일 2018.11.18

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  VHDL 자판기소스

  저희 이 작품으로 A+ 맞았구요^^교수님이 정말 재미난 기능들로 연동을 하여 매우 흡족하셨습니다.핀번호는 폴더안에 다 들어있구요 주석 하나하나 다 달아놓았습니다.모르시는 부분이 있으시면 연락 주시면 친절히 대답해드리겠습니다~기능 설명을 하면은DotMatrix, Text..

  리포트 | 6,000원 | 등록일 2014.12.18

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  VHDL스탑와치 설계

  Stop Watch 설계 최종보고 2013. 12.09 정보통신공학부 10조 2011213730 윤성환 2005211757 황대희 2011213731 홍진호 Project 설명 Stop Watch Logic DEO 설정 Stop Watch 소스분석 내용  프로젝트 목..

  리포트 | 9페이지 | 1,000원 | 등록일 2014.12.01

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  vhdl 시계

  ? 최종 제작 소스 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ct is port(clk, reset : in std_logic; sw_min, sw_hour : ..

  리포트 | 7페이지 | 1,000원 | 등록일 2010.12.06 | 수정일 2017.03.08

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  VHDL에 의한 논리 시스템 해석 및 설계

  의한 논리회로 시뮬레이션 논리회로를 가상적으로 실험하기 위해 논리회로의 입력조건과 이에 의한 출력결과를 VHDL로 표현하는 것을 알아보자. ... VHDL에 의한 논리 시스템 해석 및 설계 12.1 하드웨어 기술언어의 개요 하드웨어 기술 언어 (HDL : Hardware Description Language)는 회로 설계용 ... ============================================================== (예제 6-5) 비동기 리셋 단자를 갖는 D FF을 구현하기 위한 VHDL

  리포트 | 38페이지 | 5,000원 | 등록일 2017.12.30

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  VHDL 프로젝트 두더지게임기 구현

  두더지 게임 VHDL 코드 입니다. 사용한 프로그램은 Quartus2입니다.

  리포트 | 9,000원 | 등록일 2016.11.03 | 수정일 2017.11.15

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  VHDL을 이용한 LED 제어 소스코드

  Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity term_project is port(clk : in std_log..

  리포트 | 3페이지 | 1,000원 | 등록일 2016.07.18

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  VHDL 문법

  Comments in VHDL

  리포트 | 19페이지 | 1,500원 | 등록일 2010.04.26

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  VHDL DFF소스,시뮬레이션,설명

  DFF with Asynchronous RESET VHDL contents DFF source - d, rst , clk 은 1bit 입력 - q 는 1bit 출력 DFF 은 rst

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

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  VHDL을 이용한 디지털시계

  레포트 표지 1. 제목 디지털 시계 구현 2. 목적 지금까지 배운 것을 기반으로 하여 기능이 다양한 시계를 구현해 본다. 3. 기능 ⅰ) 정확한 시간 표시 ⅱ) 알람기능 ⅲ) 타이머 기능 ⅳ) 스톱워치 기능 ⅴ) 시간 및 타이머 수정과 설정 기능 4. 설계 절차 ① ..

  리포트 | 25페이지 | 7,000원 | 등록일 2013.07.04 | 수정일 2017.04.14

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  VHDL updowncounter소스,시뮬레이션,설명

  3 BIT_UPDOWN COUNTER WITH SYNCHRONUS RESET VHDL contents 1bit_dff Source In put : clk , reset, d Out

  리포트 | 9페이지 | 1,000원 | 등록일 2014.12.18

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