"vhdl" 검색결과 201-220 / 1,451건

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  [VHDL] 동기식 10진 카운터

  목 적 VHDL을 이용하여 동기식 10진 카운터 회로를 구현함으로써 순차회로에 대한 VHDL 설계 방법을 익히고 카운터 회로의 동작을 이해한다. 2. 기초지식(회로도) 3.

  리포트 | 5페이지 | 1,000원 | 등록일 2010.11.23

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  아주대 논리회로 vhdl Key Pad 자물쇠 과제[학점 A+]

  4자리 비밀번호를 이용한 자물쇠문은 open 뿐 아니라 입력한 비밀번호의 오류여부 출력입력 : 4자리 비밀번호(4자리 digit, 각 자리는 4bit(3 downto 0)출력 : Door open 여부 1 bit(1: open, 0:Lock), 비밀번호 오류 여부 4 ..

  리포트 | 12페이지 | 3,000원 | 등록일 2016.05.30 | 수정일 2016.06.02

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  vhdl을 이용한 shifter 설계

  1. Purpose Filp-Flop의 동작 특성을 이해한 후, Flip-Flop을 이용하여 Mode 입력에 다른 Circular, Logical, Arithmetic shifter를 설계하며, 비동기 Reset 및 동기 Enable에 의한 동작 제어를 실행한다. 2...

  리포트 | 7페이지 | 2,000원 | 등록일 2009.11.12

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  VHDL로 구현한 8bit Full Adder

  VHDL 실습 2주차 Report-1 8bit full Adder 담당교수 : 담당조교 : 8bit Full Adder 1-2 1.진리표(상태표), 논리식, 필요한 그래프, 표 등

  리포트 | 7페이지 | 2,000원 | 등록일 2010.12.27

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  vhdl의 개요 보고서

  VHDL정의 VHDL는 원래 미국 국방부에서 주문형 집적회로(ASIC)의 문서화에 사용하기 위해 만든 언어였다. ... VHDL특징 VHDL장점 -하드웨어 기술 언어로서의 표준화된 형태 제공 : 기존의 여러 하드웨어 기술 언어들이 존재하는 가운데 회사마다 각각 다르게 설계하던 다양성을 표준화된 VHDL이 ... VHDL의 기능 -예약어 또는 키워드 예약어는 VHDL 구문에서 미리 그 의미가 지정되어 있는 문자열로서 예약어는 식별어로 사용할 수 없다.

  리포트 | 3페이지 | 1,000원 | 등록일 2008.06.22

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  [VHDL][논리회로] Halfadder 이용한 multiplier(2진 곱셈기)

  [VHDL][논리회로] Halfadder 이용한 multiplier(2진 곱셈기)A+받은 설계 입니다

  리포트 | 1,000원 | 등록일 2014.11.15

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  VHDL을 이용한 교통신호등 설계

  VHDL을 이용한 교통신호등(Traffic) 설계 프로젝트 목표: VHDL을 이용하여 교통신호등을 설계한다.

  리포트 | 6페이지 | 2,000원 | 등록일 2010.12.06

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  [대충] 예비 VHDL을 이용한 기본 논리 게이트 및 가산기의 구현

  디지털공학실험(예비보고서) 실험 : VHDL을 이용한 기본 논리 게이트 및 가산기의 구현 1. 실험 목적 VHDL을 이용한 조합논리회로 구현을 익힌다. 2. 실험 이론 가.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

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  [vhdl] RAM설계, testbench

  임의입력 VHDL 파일 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ram is ... ce

  리포트 | 6페이지 | 1,500원 | 등록일 2008.06.14

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  [디지털시스템][VHDL] clock-MODE-GEN 설계

  그리고 전체 회로를 VHDL로 표현할 수 있어야 한다. Problem statement ① Describe what is the problem.

  리포트 | 10페이지 | 2,500원 | 등록일 2014.05.07

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  VHDL STOPWATCH 설계보고서, QUARTUS STOPWATCH 설계보고서

  VHDL 이용한 STOPWATCH 설계 과제 1.설계 목적 -VHDL사용법과 VHDL의 코드구조인 계층구조를 익히고 설계해본다. 2.설계과정 ≪ VHDL 소스코드를 계층 구조로 표현하기 ... 위한 블록도 구상도 ≫ VHDL 코드는 1개의 TOP모델과 3개의 SUB모델 1개의 테스트벤치 총 5개의 파일로 구성되어 있습니다. 1 TOPMODEL : stopwatch 2 SUBMODEL

  리포트 | 16페이지 | 5,000원 | 등록일 2014.02.28

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  [VHDL]PIPO 시프트 레지스터 VHDL

  PIPO 시프트 레지스터(Shift Register) (1)동작적 표현 엔터티 선언 pipo 1비트 입력 포트 RST, SI, CL 선언 8비트 출력 포트 REG_O 선언 아키텍쳐 선언 behav 8비트 신호 SR 선언 프로세스문 (RST, CL)- 2 신호 중 하나만..

  리포트 | 4페이지 | 1,000원 | 등록일 2005.11.28

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  vhdl 수업지도안

  수업지도안 (제 4 차시) 수업지도안 대 상 직업전문학교 학생 수업주제 VHDL 기본설계 일반목표 VHDL을 이용하여 간단한 조합논리 회로를 설계할 수 있다. ... VHDL의 특징은? 2. VHDL을 이용한 기본설계 2단계는? 3. 식별어의 규칙은? 4. 자료형의 종류는? 강의법 문답법 평가 수행평가 6분 1. ... VHDL규칙에 의한 오류를 판별할 수 있다. 4.

  리포트 | 4페이지 | 1,000원 | 등록일 2008.05.09

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  VHDL을 이용한 디지털 시계 구현

  VHDL을 이용한 Digital Clock 설계 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use

  리포트 | 4페이지 | 1,500원 | 등록일 2009.06.24

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  아주대 논리회로 VHDL 두 번째 과제 door lock

  (1) 문제 설명 및, 예상결과. 설정한 비밀번호가 5017인데, 입력한 비트 4비트 4개와 각 자리의 비밀번호를 비교해봐서 같으면 wrong이 0이 출력이 되고, 다르면 1이 출력이 된다.5017의 값을 넣지 않는 이상 wrong이 1이 하나라도 존재할 것이며, 따..

  리포트 | 3페이지 | 4,000원 | 등록일 2014.03.23

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  VHDL state machine(상태 기계) 에 대한 이해

  5. ADC 제어기(1) MCU 에서 트리거신호 발생(2) 제어기에서 ADC 로 Start-convert 신호 전송(3) ADC 는 샘플링 시작(4) 샘플링이 끝난 ADC 는 Data_Ready 신호를 제어기로 전송(5) Data_Ready 신호를 받은 제어기는 출력 ..

  리포트 | 19페이지 | 무료 | 등록일 2012.06.28 | 수정일 2018.05.29

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  FPGA VHDL up & down counter (업다운카운터)

  기초 FPGA 실험 Report 응용컴퓨터공학과32072198정성훈2013.06.07 ▶ 프로젝트 내용 ⇒ 0~15 사이의 숫자를 세면서 16진수와 2진수로 동시에 변환해주는 4Bit Up & Down Counter 입 력 SW_1 = 숫자가 1씩 증가 SW_2 = 숫..

  리포트 | 3페이지 | 1,000원 | 등록일 2013.06.23

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  정보응용실험- PROCESS 문, Sequential 문 VHDL

  ◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈ * PROCESS 문, Sequential 문 (7주차) 레포트 * Process 문 Process 문은 일반적으로 VHDL에서

  리포트 | 5페이지 | 2,000원 | 등록일 2013.06.08

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  VHDL과 VerilogHDL의 차이점

  VHDL과 Verilog HDL의 차이점 VHDL과 Verilog HDL은 모두 Hardware Description Language 이다. ... VHDL은 미국 정부, IEEE, 그리고 대부분의 EDA업계의 지지를 받고 있으므로 이는 Verilog가 특정 회사의 칩에만 국한된다면 VHDL은 다른 회사 사이의 호환성이 보장된다 ... VHDL은 문법 구조가 명확하고 문법제약이 강하기 때문에 표준화되어 학교나 연구실 같은 곳에서 많이 사용된다.

  리포트 | 1페이지 | 1,000원 | 등록일 2008.03.18

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  VHDL MUX and DEMUX(VHDL Code post lab 입니다)

  전자전기컴퓨터설계실험III POSTLAB REPORT [MUX and DEMUX] 학 과 담당교수 조 학 번 이 름 제 출 일 목 차 HYPERLINK \l "실험소개" 1. 실 험 소 개 HYPERLINK \l "purpose" 1) Purpose of the Exp..

  리포트 | 10페이지 | 2,000원 | 등록일 2008.09.28

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