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전전설2 전전설1 전전설2 프로젝트 전전설3 전자공학과 편입 verilog hdl 전전컴설계실험2

"전자전기컴퓨터설계실험2" 검색결과 101-120 / 1,661건

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    워드파일 서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Pre
    Pre-lab Report 전자전기컴퓨터설계실험Ⅱ 11주차. Project, Digital Watch Counter. ... Reference Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... Line 2에는 시간, 분, 초를 24시 기준으로 출력한다.
    리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04
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    한글파일 전자전기컴퓨터설계실험1 2주차 Postlab Cirucit Analysis
    전자전기컴퓨터 설계실험 Ⅰ 과목 : 전자전기컴퓨터설계실험1 학과 : 전자전기컴퓨터공학부 학번 : 2009440132 이름 : 전상기 1. ... Ohm's law 전류의 세기는 두 점 사이의 전위차에 비례하고, 전기저항에 반비례한다는 법칙으로 전압의 크기를 V, 전류의 세기를 I, 전기저항을 R이라 할 때, V=I·R의 관계가 ... 실험 시 측정값은 합성저항값과 각 저항에 흐르는 전압과 전류이고 공급원을 constant하게 인가해주었기 때문에 이번 실험에서는 저항의 크기에 따른 전압, 전류의 변화를 살펴보았다.
    리포트 | 19페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17
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    한글파일 전자전기컴퓨터설계실험1 2주차 Prelab Circuit Analysis
    전자전기컴퓨터 설계실험 Ⅰ 과목 : 전자전기컴퓨터설계실험1 학과 : 전자전기컴퓨터공학부 학번 : 2009440132 이름 : 전상기 1. ... Ohm's law 전류의 세기는 두 점 사이의 전위차에 비례하고, 전기저항에 반비례한다는 법칙으로 전압의 크기를 V, 전류의 세기를 I, 전기저항을 R이라 할 때, V=I·R의 관계가 ... 병렬회로에서는 부하에 걸리는 전압이 같으므로, 각각의 부하에 흐르는 전류가 전기저항에 반비례한다. ?
    리포트 | 20페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17
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    한글파일 2주차 결과 전자전기컴퓨터설계실험3(2014.03.14.)
    -2주차 결과- RCL 학과 전자전기컴퓨터공학부 학번 2009440138 이름 정필웅 담당교수 김희식 교수님 담당조교 주재홍 조교님 수업날짜 2014.3.14 ... 이상적인 연산증폭기는 Ri는 무한대, Ro은 0 인 것이다. (2)passive 소자: 증폭이나 전기 에너지의 변환과 같은 능동적 기능을 가지지 않는 소자로 전자 소자. ... 0% 실험 (전압 1V, 저항1=2KΩ, 저항2=1KΩ 병렬연결) 실험결과 결과값:0.6655KΩ 예상값:0.666KΩ 오차:0.07% 10.
    리포트 | 16페이지 | 1,500원 | 등록일 2014.07.01
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    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre
    Pre-lab Report 전자전기컴퓨터설계실험Ⅱ 7주차. ... Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... [실험 2] SIPO(Serial Input Parallel Output) Circuit Add Source Source Code 모듈을 지정해주고, 사용할 Input 및 Output을
    리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04
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    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07_Post
    Post-lab Report 전자전기컴퓨터설계실험Ⅱ 8주차. ... Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... Sequential Logic Design, FSM and Clocked Counter 실험 날짜 2016. 10. 31 학번 이름 Professor 조교 Expected Results
    리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Post
    Post-lab Report 전자전기컴퓨터설계실험Ⅱ 9주차. ... Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... 낮은 ‘도’ 음이 piezo buzzer에서 나오는 것을 확인하였다. pressed button switch 2 Button switch 2를 누른 경우, LED 2에 불이 들어옴을
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre
    Pre-lab Report 전자전기컴퓨터설계실험Ⅱ 9주차. ... Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... [실험 2] Dynamic 7-Segment Controller Add Source Source Code clk이 high가 될 때마다 cnt_scan을 1씩 count한다.
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07-Pre
    Pre-lab Report 전자전기컴퓨터설계실험Ⅱ 8주차. ... Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... [실험 2] Mealy Machine Add Source Source Code Reset switch를 누른 경우, State를 1’b0으로 초기화한다.
    리포트 | 7페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제03주-Lab02-Pre
    Pre-lab Report 전자전기컴퓨터설계실험Ⅱ 3주차. ... FPGA Chip) Pre-Lab 실험 방법 [실험 1] AND Gate Schematic 설계 Create a New Project Schematic으로 설계해주기 때문에, Top-level ... 실험에 필요한 배경 지식 Xilinx ISE Xilinx 디바이스 제어용 소프트웨어 설계, 컴파일, 시뮬레이션, 프로그램 지원 설계 파일을 프로젝트화해서 관리 Schematic &
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post
    Post-lab Report 전자전기컴퓨터설계실험Ⅱ 7주차. ... Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... Sequential Logic Design, Flip-Flop, Register and SIPO 실험 날짜 2016. 10. 24 학번 이름 Professor 조교 Expected
    리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    워드파일 서울시립대학교-전자전기컴퓨터설계실험2-제02주-Lab01-Pre
    Prelab Report 전자전기컴퓨터설계실험Ⅱ 2주차. ... , 330 2개) Pre-Lab 실험 방법 [실험 1] OR Gate 논리 회로 실험 실습 회로 7432 Datasheet에 따르면, Maximum Supply Voltage는 7V로 ... [실험 2] XOR Gate 논리 회로 실습 회로 7486 Datasheet에 따르면, Maximum Supply Voltage는 7V로 명시되어 있다.
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    워드파일 전자전기컴퓨터설계실험2(전전설2프로젝트)final_project(시계만들기)/기능8개(+세부기능)/(2015)
    중 년은 버튼 5,1, 월과 일은 각각 2,3 으로 조정 가능함. ... ) reg [7:0] counter17b, counter18b; // 초(2번스탑워치저장) reg [7:0] counter19b, counter20b; // 0.1초, 0.01초(2번스탑워치저장 ... 설정 후에는 버스 스위치를 00000010 로 맞춰줘야 동작함. 2.기본 시계 기능 비밀번호를 통과하면 자동으로 설정됨.
    리포트 | 94페이지 | 5,000원 | 등록일 2016.01.14 | 수정일 2017.02.10
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    한글파일 [서울시립대] A+ 전자전기컴퓨터설계2(mealy,moore,코드포함) 7주차예비레포트
    참고문헌 전자전기컴퓨터설계실험 교안 lab07 ... 전자전기컴퓨터설계실험 2 예비 레포트 실험 제7주 (2021. 11. 09) Lab#07 Sequential_Logic_Design_Ⅱ @ FSM and Clocked_Counter ... 실험 목적: mealy machine, moore machine에 대해 이해하고 이것을 이용하여 설계하고 실습한다. 2.
    리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30
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    한글파일 [서울시립대] A+ 전자전기컴퓨터설계2(Bcd converter 코드포함) 5주차예비레포트
    전자전기컴퓨터설계실험 2 예비 레포트 실험 제5주 (2021. 10. 26) Lab#05 Combinational_Logic_Design_Ⅱ Decoder, Encoder and Mux ... 참고문헌 전자전기컴퓨터설계실험 교안 lab05 https://space-inst.blogspot.com/2020/03/vlsi-bcd-to-excess-3-and-excess-3-to.html ... 실험 목적: Decoder, Encoder, Mux 회로를 설계하여 결과를 확인한다. 2.
    리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30
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    워드파일 서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ 예비리포트 Lab-07 Sequential Logic 2 작성일: 20.11.01 1. ... 참고 문헌 Verilog-HDL 문법 (교안 폴더 내 파일) 서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안 M. ... 이 때 module instantiation을 이용해 structural modeling 방식으로 설계하고 장비에서 동작을 테스트한다. 2.
    리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10
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    워드파일 서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ 예비리포트 Lab-08 Peripherals 작성일: 20.11.08 1. ... 참고 문헌 Verilog-HDL 문법 (교안 폴더 내 파일) 서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안 M. ... 실험 방법 [실습 1] 4-bit up counter의 출력 값을 single FND에 표시하시오. - 입력: 1Hz clock, resetn - 출력: 16진수로 표시 [실습 2]
    리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10
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    워드파일 서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ 예비리포트 Lab-01 Design with TTL gates 작성일: 20.09.06 1. ... Ciletti, 『Digital Design』, Pearson, 2013 서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안 Hyperlink "http ... 실험목적 디지털 설계의 장점과 TTL gate의 특성을 이해하고 OR gate, XOR gate, 가산기 등 여러 논리회로를 디자인한 후 실제로 설계하여 실험능력을 함양한다. 2.
    리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10
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    워드파일 서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ 예비리포트 Lab-02 Schematic Design with Logic Gates 작성일: 20.09.13 1. ... 배경이론 및 사전조사 ASIC은 Application Specific IC의 약자로 특정 전자제품에 사용할 목적으로 설계된 비메모리 반도체 칩이다. ... 실험목적 Xilinx ISE Design Suite를 이용하여 digital logic을 schematic으로 설계하는 실험이다.
    리포트 | 10페이지 | 1,500원 | 등록일 2021.09.10
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    한글파일 [서울시립대] A+ 전자전기컴퓨터설계2 2주차(Schemetic)결과레포트(예비레포트포함,시립대)
    전자전기컴퓨터설계실험 2 결과 레포트 실험 제2주 (2021. 10. 12) Lab#02 『Xilinx Spartan3』 FPGA chip, 『ISE』 digital design tool ... 결론 : Schemetic을 통해서 회로를 설계하고 FPGA에서 작동되는 과정을 확인하였다. XILLINX에 대한 이해가 한층 높아?병? Ⅴ.참고문헌 전자전기컴퓨터설계실험2 교안 ... 이번 2주차 실험에서는 Schemetic을 통해서 회로를 설계한후 FPGA에 적용하는 실험을 하였다. Ⅱ.실험방법 1.
    리포트 | 10페이지 | 1,000원 | 등록일 2021.12.30 | 수정일 2022.01.03
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