"bcd 가감산기" 검색결과 1-20 / 103건

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  디시설 - 4비트 가산감산기 , BCD 가산기

  결과 보고서 ( 4비트 가산/감산기 , BCD 가산기 ) 제목 4비트 가산/감산기 , BCD 가산기 실습 목적 BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다 ... 감산기에서 입력이 다음 표와 같을 때 FND에 나타나는 출력 값은 얼마인가? ... 이번 실험에서 설계한 BCD 가산기의 HEX-to-BCD 과정에서 입력이 각각 9이하의 값들의 합에만 의미가 있음을 알 수 있었다.

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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  BCD to Excess-3 코드 가/감산기 설계 보고서

  감산은 보수를 이용하여 더해준다. 이렇게 나온 값을 다시 BCD 코드로 변환 해주기 위해 가/감산기의 출력은 BIN to BCD의 입력이 된다. ... 가/감산기의 덧셈 및 뺄셈에 관한 변환기의 진리표는 다음페이지에 있다. ... 표현하기 위해서는 가/감산기의 출력에서 3 (0110) 을 빼주어야 하고 16 ~ 24 사이의 값은 덧셈 결과를 바로 BCD로 연결하면 된다.

  리포트 | 12페이지 | 1,500원 | 등록일 2015.12.10

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  두 개의 BCD 입력을 받아, EX-3로 변환 후 뺄셈을 수행하는 감산기 설계 및 제작

  감산기에서는 두 EX-3 코드와 C0를 더하여 감산한 후 C4와 BIN to BCD로 입력된다. ... 감산기를 통해 연산이 된 코드들은 BIN to BCD에 입력되어 부호-크기 방식으로 바꾸어 주게 된다. ... 개요 두 개의 BCD 입력을 받아, EX-3로 변환 후 뺄셈을 수행하는 감산기 설계 및 제작 2.

  리포트 | 11페이지 | 1,000원 | 등록일 2015.11.25

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  [쿼터스포함]병렬,BCD 가감산기 결과보고서 / 카르노맵, 게이트 변환

  무관항은 BCD 코드를 다른 형태로 변경할 때 자주 등장하며 잘 이용하면 회로를 간단하게 나타낼 수 있다.

  리포트 | 11페이지 | 2,000원 | 등록일 2011.01.05 | 수정일 2020.01.29

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  [디지털 공학 실습] TTL IC를 이용한 3초과 to BCD 가감산기 설계

  블록 다이어그램 SW1 BCD to Ex-3 IC 7483 Display1 4 LED 가/감산기 IC 7483 BIN to BCD IC 7483 BCD to Segment IC 7447 ... 과전류 흐름 방지 저항 330 블 록 기 능 회 로 도 Display3 7Segment 가/감산 결과 출력 동 작 설 명 디코딩된 BCD 값을 7Segment로 가/감산 결과 출력( ... 결 과 보 고 서 학 번 : 이 름 : 학 과 : 제출일 : 1.

  리포트 | 9페이지 | 1,000원 | 등록일 2010.06.02

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  전가산기 겸 전감산기, 2의 보수 로직, 16진수-BCD코드 변환, 16진수-ASCII코드, 블록문이 있는 네스티드 if문 설계

  통신회로 및 실습 과제 [4] 전가산기 겸 전감산기, 2의 보수 로직, 16진수-BCD코드 변환, 16진수-ASCII코드, 블록문이 있는 네스티드 if문 설계 정보통신공학과 2010160101 ... 전가산기 겸 전감산기는 SEL변수를 추가하여 0일 때 전가산기 1일 때 전감산기 역할을 하는 회로를 구성하는 것이었고, 2의 보수 로직은 산술연산자를 사용하여 1의 보수를 취한 다음 ... 윤희진 2013.04.30 1.소스 작성 - Verilog Module -Synthesize – XST -Verilog Test Fixture -Behavioral

  리포트 | 8페이지 | 3,000원 | 등록일 2014.07.11

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  BCD 가산기 설계 결과보고서

  감산기에서 입력이 다음 표와 같을 때 FND에 나타나는 출력 값은 얼마인가? ... 감산기로 동작할 경우 빼는 수의 2의 보수를 취해서 더해야 한다. Verilog, VHDL ; 가산회로는 부호를 고려하지 않아도 되지만, 감산회로는 부호를 고려해야 한다. ... 감산기의 예에서 입출력 비트 수가 많아질수록 Schematic으로 설계 할 때와 Verilog 또는 VHDL로 설계할 때의 장단점을 설명하라.

  리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

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  기초전자회로및실험2 -ALUs(Arithmetic logic units)를 이용한 n-bit 계산기 설계

  . - 감산기의 뺄셈 연산은 빼는 값의 보수 형태를 취함으로써 구현된다 . ... 감가산기 : 감산기와 가산기의 차이와 유사성을 확인하고 두 개의 회로를 합쳐서 구현 3. 곱셈기 ( 승산기 ) : 2 진수 곱셈 방식과 구현 4. ... 감가산기 - 계산기의 집적도를 고려 가산기와 감산기를 동시에 설계 -AND, OR, XOR 와 같은 기본 소자들로 FULL ADDER 를 구현하고 , 이를 합쳐서 가산기를 구현했다

  리포트 | 15페이지 | 1,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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  가산기와 감산기 회로 레포트

  가산기와 감산기 회로 1. 실험목적 ① 가산기 회로 설계 및 실험 ② 감산기 회로 설계 및 실험 ③ BCD 가산기 회로 설계 및 실험 2. ... 반가산기 2개로 전가산기를, 반감산기 2개로 전감산기를, 감산기의 경우 감산기모듈 외에 보수를 취해 가산기로 만들 수 있다는 것을 알게 되었다. ... 전감산기의 경우, 전가산기처럼 감산기 모듈을 이용하여 병렬감산기를 만들어 내거나 1의 보수나 2의 보수를 이용하여 감산기를 만들 수 있다.

  리포트 | 5페이지 | 1,000원 | 등록일 2019.06.21

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  디지털 실험 7장(가산기,감산기) 결과보고서

  가산기, 감산기는 1학기 때 디지털공학 강의를 들으면서 배웠던 기억이 있는데, 이것을 실험으로 표현하려니 막막한 느낌이 들었다. 도무지 연결이 되지 않는 느낌이었다. ... 실험목적 - 가산, 감산 연산을 구현해 본다. - 4비트 2진수를 Excess – 3 코드로 변환하는 변환기를 설계, 구현, 실험한다. - 3 오버 플로우(overflow) 검출로 ... Binary to BCD converter Binary number를 왼쪽으로 1bit씩 이동시킨다. 왼쪽으로 이동되었을 때 값이 5이상이면 3을 더해준다.

  리포트 | 6페이지 | 3,000원 | 등록일 2019.12.17

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  가산기와 감산기

  가산기는 2개의 반감산기를 이용해서 만들 수 있고 감산기는 2개의 반감산기를 통하여 만들 수 있는 것을 확인 할 수 있다. ... 전가산기 전감산기 결과표 결과 및 토의 전가산기와 전감산기의 회로를 구성하는 것이 조금 복잡하다. ... 전감산기의 출력은 (X-Y)-Z으로 결정이 되는데 여기서 Z는 하위비트 감산시 발생한 자리내림이다.

  리포트 | 3페이지 | 2,000원 | 등록일 2019.06.25

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  디지털 시스템 설계 및 실습 전감산기 설계

  전감산기 설계 1. 실습목적 전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야한다. ... 전감산기의 블록도 4. ... 그리고 감산한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 n비트 가감산기 설계 verilog

  이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다. 2. ... 실습과정 & 실습화면 BCD.v와 tb_BCD.v를 작성한 후 컴파일 해준다. ... 코드 1) BCD.v module BCD(a,b,C_in,sum,C_out); input [3:0] a,b; input C_in; output [3:0] sum; output C_out

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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  디코더, mux, comprator, 4비트 감가산기

  여기서 op값이 1로 지정해주어서 감산기를 만듭니다. 4. ... =(((a0&(a0^b0))'|(a1^b1))&(a1&(a1^b1))')' 4bit-adder-subtractor 위 식은 4bit 가감산기를 나타낸것인데 이는 하나의 회로에서 덧셈과 ... 이를 응용해서 BCD 2진법 입력값 4개를 이용해서 7segment Display방식을 이용해서 숫자를 출력 할 수도 있습니다.

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  부경대 컴퓨터공학과 논리회로 중간족보

  XOR회로를 사용하여 전감산기회로를 순서에 맞게 구현하라. 4. ... 택 1 할 것. 4-1 : BCD코드를 3증수 코드로 변환하는 회로를 구현하시오 4-2 : 3X8 decoder를 이용하여 전가산기를 구현하시오

  시험자료 | 1페이지 | 7,000원 | 등록일 2020.07.23 | 수정일 2020.10.19

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  디지털 회로 실험 및 설계 - 74LS192를 이용한 Up-Down Counter 실험 1

  - 전자 회로 내의 스위치나 계전기의 접점이 붙거나 떨어질 때, 기계적인 진동에 의해 매우 짧은 시간 안에 접점이 붙었다가 떨어지는 것을 반복하는 현상. ... 74LS192 업다운 카운터 - 업 카운터나 다운 카운터나 링 카운터의 경우 입력 신호가 한 번 펄스를 가할 때 카운터가 가산되거나 감산되는데에 비해, 업다운 카운터의 경우 신호가 ... 7447 디코더 - 7447 디코더는 BCD 코드를 10진수로 바꾸어 7-segment에 표시해 준다.

  리포트 | 15페이지 | 3,000원 | 등록일 2023.09.22 | 수정일 2023.09.24

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  [논리회로실험] 가산기&감산기 예비보고서

  가산기 & 감산기 1. ... 실험목적 1) Logic gate를 이용해서 가산기와 감산기를 구성한다 2) 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작원리를 이해한다. 2. ... B로 표현 A B D B 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 4) 전감산기 - 뒷단의 위치에 빌려준 1을 고려하며 두 비트의 뺄셈을 수행하는 논리회로 3.

  리포트 | 7페이지 | 1,000원 | 등록일 2021.04.06 | 수정일 2023.03.29

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  [mahobife]디지털회로실험 가산기와 감산기 회로 결과보고서입니다.

  감산기 회로 설계 및 실험 3. BCD 가산기 회로 설계 및 실험 4. 가산회로와 감산회로의 조함 5. 제어신호에 의한 가산기와 감산기 동작 Ⅱ. 데이터 1. ... 가산기와 감산기 회로 6. BCD 검출기 회로 결과보고서 조교님 제출일 학 과 학 년 학 번 성 명 Ⅰ. 목적 1. 가산기 회로 설계 및 실험 2. ... BCD 2, 8, 9 검출기 설계 카르노맵을 기준으로 논리식을 만들었다. rmY``=``barA B barC ``+``D 입력이 1001 이상일 때는 BCD입력이라는 전제에서 어긋난

  리포트 | 7페이지 | 1,000원 | 등록일 2017.10.09 | 수정일 2017.10.11

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  [A+보고서] 회로실험 카운터 회로 예비보고서

  상태의 수가 n일 때 mod-n의 카운터라고 한다, (1) mod-n 비동기식 카운터 - 비동기식 10진 카운터의 한 예를 보여준다. - 0에서 9까지의 카운터를 반복한다. - BCD ... (단, MyCad의 ‘시그널 합치기...’를 이용하고, 입력 CLK의 주기는 60ns이다.) (5) JK 플립플롭을 이용한 동기식 감산 16진 카운터를 설계하고 각 지점의 파형을 도시하라 ... . (6) 리플캐리 감산 16진 카운터를 설계하라. (7) 회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고 기본 ring 계 수기에 비해 어떤 장점이 있는지 설명하시오

  리포트 | 8페이지 | 1,500원 | 등록일 2022.12.24

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  [mahobife]디지털회로실험 가산기와 감산기 회로 예비보고서입니다.

  병렬 감산기 라. 1의 보수를 이용한 감산기 2비트 병렬 감산기의 회로도 3. 가산기, 감산기 응용회로 가. BCD 가산기 라. ... BCD 가산기 회로 설계 및 실험 4. 가산회로와 감산회로의 조함 5. 제어신호에 의한 가산기와 감산기 동작 Ⅱ. 이론 1. ... 가/감산기 1) 반 가/감산기 Ct가 0이면 반가산기 1이면 반감산기 2) 병렬 가/감산기 병렬 가산기와 2의 보수를 이용한 병렬 감산기를 제어할 수 있는 회로이다.

  리포트 | 9페이지 | 1,000원 | 등록일 2017.10.09 | 수정일 2017.12.09

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