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한양대 Verilog HDL 3
Chapter 1. 실험 목적 Verilog 문법 중 Blocking, Non Blocking의 개념에 대해 이해한다. 7-segment decoder 을 이용해 60초 기준으로 1초마다 FPGA starter K..
공학/기술
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2023.03.21
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조회(44)
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한양대 Verilog HDL 2
Chapter 1. 실험 목적 Verilog HDL 1 실험 시간에서 배운 기초적인 Verilog 사용법을 응용하는 시간을 가진다. Half Adder과 Full Adder, sequential circuit인 D..
공학/기술
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2023.03.21
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조회(56)
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한양대 Verilog HDL 1
Chapter 1. 실험 목적 Verilog HDL과 VHDL의 차이를 파악한다. 또한, Verilog HDL의 기본적인 시작 방법과 프로젝트 생성 후 값 설정하기, gate 연결하기 등과 같은 기본적인 요소를 숙..
공학/기술
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2023.03.21
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5페이지
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한양대 counter
Chapter 1. 실험 목적 JK Flip Flop을 포함한 소자들을 이용해 10진 카운터를 설계한 뒤, truth table을 확인한다. 또한, 7-segment를 추가로 연결해 출력되는 결과값을 알아본다. ..
공학/기술
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2023.03.21
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한양대 Register
Chapter 1. 실험 목적 소자들을 이용해 기본 레지스터와 시프트 레지스터를 설계한 뒤, timing diagram을 확인한다. 입출력 방식에 의한 분류와 데이터 이동 방식에 의한 분류에서 각 방식의 특성을 익..
공학/기술
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2023.03.21
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