전자회로 설계 및 실험 7 MOSFET 소스 공통 증폭기의 특성 예비보고서

소개글

고려대학교 전기전자전파공학부 전자회로 설계 및 실험

목차

1. 실험목적
2. 기초이론
4. 실험 과정
5. Pspice 실험 결과

본문내용

전자회로 설계 및 실험 11주차 연산 증폭기 특성 예비보고서
1. 실험목적
1. 연산증폭기의 이득은 출력단에서 입력단으로의 외부 부귀환 루프에 의해 결정됨을 실험적으로 확인한다.
2. 비반전 증폭기와 반전 가산기를 연산 증폭기를 이용하여 구성한다.
3. 입력 바이어스 전류를 측정하고, 출력 옵셋 전압의 영향을 분석한다

2. 기초이론
연산 증폭기는 큰 신호 이득을 얻을 수 있는 증폭기로서, 출력단에서 입력단으로 회귀되는 외부 부귀환 회로에 의해 응답특성이 제어되는 선형 소자이다. 연산 증폭기는 가감산, 미적분 등의 수학적 연산뿐만 아니라, AV, 발전기 등의 통신 분야에서 광범위하게 이용될 수 있다.

그림 1-1이 연산증폭기의 기호이며, 여기서 (-)기호는 반전 입력단을 의미하며 이 단자로 입력된 신호는 위상이 180 반전되어 신호 증폭되어 출력되고, (+)기호로 표시된 비반전 입력단은 위상의 변화 없이 신호가 증폭되어 출력된다.

연산 증폭기는 두 개의 입력과 한 개의 출력을 갖는 블랙 박스로 요약할 수 있다. 아래 그림에서 보여주듯이 연산 증폭기의는 두 개의 입력이 양과 음의 부호로 구별되어 있으며, 과 는 각각 ‘비반전’ 입력과 ‘반전’ 입력으로 불린다. 연산 증폭기는 두 개 입력 사이의 차이를 증폭시키는 회로로 불 수 있으며, 아래 우측 그림에 그려진 등가 회로로 나타낸다. 전압 이득은 로 표시한다.

참고 자료

없음