"전전설2" 검색결과 221-240 / 18,371건

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  건국대 건축전문대학원 면접내용과 답변내용 그리고 팁까지 정리

  ㅁ 건국대학교 국민대학교 등 다수 건축전문대학원 합격현재조교로 활동 중ㅁ 합격 유무에 영향을 주는 내용:깔끔한 옷차림면접실 밖에서도 면접은 진행 중이니 반드시 명심!학점과 건축에 대한 열정ㅁ 면접내용 : 1) 지원동기 학부가 건축학과 일 경우 –건축학과여서 건축학인증..

  자기소개서 | 3페이지 | 7,000원 | 등록일 2022.10.15 | 수정일 2023.05.09

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  동네설화 알아보기,고향설화,전설,전해지는이야기,양천구,목동 [오목교,곰달래마을,장수공원 열녀문] A+

  이 곰달래 전설이 이러한 인내심 있는 아름다움 사랑이야기를 전하고 있다. ... 집이 많이 들어서기 전에는 나무가 먼저 들어설 것이니라. 과연 길지(吉地)로다! 필지길지(必至吉地)라. ... 한강 상류의 댐과 안양천 제방이 축조되기 전(1937년)만 해도 대부분 침수지대였으며, 그 이외의 야산들은 서해안 특유의 지형을 이루고 있다.

  리포트 | 17페이지 | 2,000원 | 등록일 2022.06.21 | 수정일 2022.06.27

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  Biasing and Common-Source Amplifier 11주차 예비보고서

  Vth≒2Vgs1-Vgs2=1.57V이다. 3) 이 때, 이고, ID=-20mA, Vth=1.57V를 대입하여 kn을 구하면 kn≒-0.142 이다. 3.2.2 Common-source ... 여기서 VGS는 =2.13V이다. Vgs은 0.2Vp-p, 5kHz의 신호를 인가하였으므로 3.2.1에서 구한 kn, Vth을 이용하면 IDS=28mA가 된다. ... 이 전류의 4배에 해당하는 -80mA가 될 때의 Vdd를 시뮬레이션을 통해 구하면, Vgs2=2.63V이다.

  리포트 | 5페이지 | 1,000원 | 등록일 2020.04.04

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  구비문학 자료

  지하국대적퇴치설화 변이 1)거타지 설화(삼국유사) 2)최치원 전설 3)김원전 2. ... 장자못 전설 1)모티프 2)소돔과 고모리 3)징벌의 깊이 4)내용의 주제 5)소설화 7. 동물설화 1)호랑이 설화 2)토끼 설화 3)두꺼비 설화 8. ... 아기장수 설화 1)아기장수 설화에 대한 학자들의 생각 2)우투리 전설 3)아기장수 설화 영향 3. 서사무가 1)초공본풀이 2)이공본풀이 3)삼공본풀이 4)바리데기 4.

  리포트 | 31페이지 | 2,000원 | 등록일 2021.05.14

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+

  D CLK Q 0 0 1 1 (2) 데이터의 저장과 전송 a. ... . - 클럭의 Rising Edge에서 레지스터 A에 저장되어 있는 A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨. - 이런 데이터 전송을 ... 병렬 데이터 저장/ 전송 - 레지스터 A: 4개의 A3, A2, A1, A0 플립플롭으로 구성되어 있음. - 레지스터 B: 4개의 B3, B2, B1, B0 플립플롭으로 구성되어 있음

  리포트 | 16페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab08(결과) / 2021년도(대면) / A+

  array) - Stati데이터를 전달하고, 4개의 7-Segment 중 어느 곳에 나타나게 할 것인지를 결정하는 방법으로 Dynamic 7-Segment의 제어기가 설계된다. (2) ... [실습 2] Design counter with Piezo Source code Testbench PIN testbench 시뮬레이션 결과 설계한 Piezo의 동작을 확인하는 모습 ... 등의 소리나 경고음 등을 표현할 수 있다. - 음성 주파수 대의 펄스 신호를 입력하여, 해당 주파수의 소리를 출력하게 한다. - PIEZO 주파수에 따른 음계는 다음 표와 같다. 2.

  리포트 | 17페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab07(결과) / 2021년도(대면) / A+

  이는 state_1에서 state_2로, state2에서 state_3(이때 out=1)으로, state_3에서 state_1로 넘어가는 과정을 나타낸다. ... Post-report Sequential Logic 2 실험날짜 : 학번 : 이름 : 1. Introduction 가. ... Source code Testbench testbench 시뮬레이션 결과 (2) [실습 1] 교안의 Moore 머신과 Mealy 머신의 코드를 따라서 실습해보시오. a.

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] A+ 전자전기컴퓨터설계2(mealy,moore,코드포함) 7주차예비레포트

  실험 목적: mealy machine, moore machine에 대해 이해하고 이것을 이용하여 설계하고 실습한다. 2. ... 전자전기컴퓨터설계실험 2 예비 레포트 실험 제7주 (2021. 11. 09) Lab#07 Sequential_Logic_Design_Ⅱ @ FSM and Clocked_Counter ... (물론 제대로 짯는지 확인해보기위해서 의도적으로 중간에 넣긴 햇다) =>SIMULATION point 1 : 250~300ns 사이에서 n과 sw2 동시에 1이 된 경우, out의

  리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30

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  Diode Characteristics 6주차 결과보고서(점수 10/10)

  결국 Ω이 된다. 3.3.2. ... 보통의 diode는 Figure 2의 그래프를 그린다. ... Figure SEQ Figure \* ARABIC 2 실제의 diode 하지만, 이것은 이상적인 경우일 뿐 실제의 경우는 다르다.

  리포트 | 8페이지 | 1,500원 | 등록일 2020.04.04

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

  참고문헌 1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안 2) 차재복(2019). 정보통신기술용어해설 Latch. 3) FALiNUX Forum. ... 1로 이동하고 이외에는 state_2로 이동한다는 의미의 로직이다. ... Pre-report Sequential Logic 2 날짜 : 학번 : 이름 : 1. Introduction 가.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

  Prelab (1) 교안의 2:4 Decoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오. - , , , (2) 교안의 4:2 Encoder의 ... [실습 5] 2비트 2:1 MUX 회로를 case문을 사용하여 설계하시오. Source code Testbench f. ... [실습 2] 교안의 4:2 인코더의 회로도를 Gate primitive 방법으로 디자인하시오. Source code Testbench c.

  리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab04(결과) / 2021년도(대면) / A+

  / 합은 S(LED9) / 올림수는 C(LED1) A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 (2) [실습 2] one-bit 전가산기를 다음의 두 가지 ... Net 자료형 선언의 예 (2) Variable(변수적) 자료형 a. ... 문장의 실행에 의해 좌변 variable에 값이 할당되는 소프트웨어적인 특성 ① 우변 수식의 event 발생과는 무관 ② 할당문들의 순서가 시뮬레이션 결과에 영향을 미칠 수 있음 2.

  리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab04(예비) / 2021년도(대면) / A+

  A가 B보다 큰 경우는 A3=1 이고 B3=0 이거나, A3=B3 이면서 A2=1, B2=0 이거나, A3=B3, A2=B2 이면서 A1=1, B1=0 이거나, A3=B3, A2=B2 ... 반대로 B가 A보다 큰 경우는 A3=0 이고 B3=1 이거나, A3=B3 이면서 A2=0, B2=1 이거나, A3=B3, A2=B2 이면서 A1=0, B1=1 이거나, A3=B3, ... A2=B2, A1=B1 이면서 A0=0, B0=1 인 경우이다.

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  . - 전세계 기업체의 70% 이상이 사용하는 실질적인 업계 표준이다. b. ... 참고문헌 1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안 2) M.. ... 실습 1: bit operators를 이용하여 2-input AND 게이트 설계 b. 실습 2: Gate Primitive를 이용하여 2-input AND 게이트 설계 c.

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab01(예비) / 2021년도(대면) / A+

  실험의 목적 TTL의 특성을 이해하고 그를 활용하여 OR 게이트 논리 회로, XOR 게이트 논리 회로, 반가산기 회로, 전가산기 회로를 설계 및 실험한다. 나. ... 예를 들어 휴대전화는 기지국과 무선통신의 튜닝과 증폭의 전단부에 저전력 아날로그 회로를 사용하는 것이 많다. - 아날로그 회로에 비해 비용이 많이 든다. (4) TTL과 CMOS의 ... 활성화된 값이 1이 몇 번째 위치의 비트인가를 파악해서 2진 정보를 출력한다. - 디코더(decoder): n비트의 이진 코드를 최대 2^n가지의 정보로 바꿔주는 조합 논리회로로,

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

  [실습 2]에서는 이후에 또 다른 값을 data_in에 입력해주어도 이 전의 값은 두 번째 줄에 저장/전송 되어지지 않고 새로운 값이 두 줄에 모두 새롭게 나타나게 된다. ... D CLK Q 0 0 1 1 (2) 데이터의 저장과 전송 a. ... . - 클럭의 Rising Edge에서 레지스터 A에 저장되어 있는 A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨. - 이런 데이터 전송을

  리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab05(결과) / 2021년도(대면) / A+

  00, 01, 10, 11) - 실험 결과: 입력은 A02) / 출력은 Y0(LED1), Y1(LED2), Y2(LED3), Y3(LED4) A0 A1 Y0 Y1 Y2 Y3 0 0 ... 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 (2) [실습 2] 교안의 4:2 인코더의 회로도를 Gate primitive 방법으로 디자인하시오. ... , A2, A3) - 실험 결과: 입력은 A3(Button SW1), A2(Button SW2), A1(Button SW3), A0(Button SW4) / 출력은 Y0(LED1),

  리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

  . - 전세계 기업체의 70% 이상이 사용하는 실질적인 업계 표준이다. b. ... / 출력은 X(LED1) A B X 0 0 0 0 1 0 1 0 0 1 1 1 (2) [실습 2] Gate Primitive를 이용하여 2-input AND 게이트 설계 Source ... Reference 1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안 2) M. Morris Mano, Michael D. Ciletti(2016).

  리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab02(결과) / 2021년도(대면) / A+

  Reference 1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안 2) M. Morris Mano, Michael D. Ciletti(2016). ... / 출력은 X(LED1) A B X 0 0 0 0 1 0 1 0 0 1 1 1 (2) [실습 2] Single-bit half Adder 설계 Logic Pin 설계한 Half Adder의 ... 핸드폰처럼 작은 사이즈가 필요한 제품은 사이즈나 발열, 전력소모 등으로 FPGA로 설계하기 부적합하다. 2. Materials and Methods 가.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.15

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  "글린이에게 바치는" 이공학 대학원생을 위한 논문작성 및 투고

  영어를 모국어로 가지고 있지 않지만 영어로 논문을 써야하는 수많은 ‘글린이’형 과학도들, 여기엔 이공계대학원생을 비롯해서, 정부출연연구소 및 기업연구소의 연구원들 중에 영어만 생각해도 두드러기가 날것 같은 어린 영혼들의 고충을 이해해서 전략적이면서 실질적으로 정리한 꿀..

  논문 | 21페이지 | 19,800원 | 등록일 2021.03.31

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