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[서울시립대] 전자전기컴퓨터설계실험2 / 파이널 계산기 / 2021년도(대면) / A+ (코드파일 포함)
1. Introduction - 앞서 수행한 실험들(논리 설계, 7-segment와 Piezo 장치 제어, LCD 장치 제어 등)을 바탕으로, Verilog HDL 언어를 사용하여 최종적으로 다양한 기능을 가진 계..
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2022.08.12
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+
가. 실험의 목적 Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험하고, Finite State Machine 등을 설계 실습한 뒤, 로직을 시뮬레이션하기 위한 테스트 벤치를 작..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+
(1) 교안의 2:4 Decoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오. (2) 교안의 4:2 Encoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab08(예비) / 2021년도(대면) / A+
1. Introduction 가. 실험의 목적 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 실험하며 그의 controller를 설계한다. 또한 Behaviora..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+
3. Prelab (1) 조합(combinational)회로와 순차(sequential)회로의 차이점에 대하여 조사하시오. - 조합논리회로는 입력하는 순간 일련의 처리를 거치고 출력하는 회로이다. 여기서 출력..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab04(예비) / 2021년도(대면) / A+
1. Introduction 가. 실험의 목적 Verilog HDL 언어를 사용하여 Combinational Logic을 설계 및 실험하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+
1. Introduction 가. 실험의 목적 Verilog HDL 언어의 기본 사용법을 익히고 디지털 논리회로를 설계하는 여러 가지 방법론을 학습한다. 또한 설계한 로직을 시뮬레이션하기 위한 테스트 벤치의 작성..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+
3. Prelab (1) PROM, PAL, CPLD, FPGA에 대하여 차이점, 장단점을 조사하시오. a. PROM - Programmable Read Only Memory의 약자로, 다시 수정 가능한 ..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+
4. Discussion - Verilog HDL을 이용한 회로 설계로 Gate Primitive와 Behavioral Modeling 두 가지 방법을 이용하여 값을 확인하고 비교하였다. 1-bit Full Add..
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[서울시립대] 전자전기컴퓨터설계실험2 / Lab04(결과) / 2021년도(대면) / A+
4. Discussion - 실험(2)에서 full adder를 구현하기 위해서 half adder 모듈 u0, u1를 사용하였다. 또한 testbench에서는 a, b, cin의 경우에는 initial 블록에서 ..
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2022.07.16
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