"전전설2" 검색결과 41-60 / 18,371건

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  전자전기컴퓨터설계실험2(전전설2) (10) Final Project

  실험 목적 (02) 2. 실험 이론 (02) 2.1. HDL (02) 2.2. Xilinx (02) 2.3. Counter (02) 2.4. ... [표 1] 디지털 시계에서 구현할 기능 2. 실험 이론 2.1. ... Finite State Machine (02) 2.5. PIEZO (03) 2.6. Text VFD (03) Ⅱ. 본론 (04) 1. 실험 장비 (04) 2.

  리포트 | 110페이지 | 10,000원 | 등록일 2019.10.13 | 수정일 2021.04.29

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  서울시립대 전자전기설계2(전전설2) 2주차 결과보고서

  즉 왼쪽과 같이 복잡한 형태의 회로도가 만들어지는 것이 아니라 오른쪽 사진처럼 간략화된 반가산기 2개와 추가적인 OR게이트를 사용하여 전가산기를 만드는 것이다. ... 2019년 전자전기컴퓨터설계실험2 2주차 실험보고서 학번 : 2015-610019 성명 : 윤종민 1. ... 위 사진처럼 지정한 버튼 1, 2번과 1번 LED가 작동할 수 있게 p63, p67, p191를 각각의 A, B, C 포트에 지정하였다. 2.

  리포트 | 9페이지 | 1,500원 | 등록일 2019.10.13

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  전전설3 MOSFET 실험 2 Biasing and Common-Source Amplifier

  [사진 2]는 CS 증폭기의 회로도이다. vgs에 의해 증폭된 드레인 전류 iD가 흐르고 이 전류가 출력 저항 RD에 의해 전압으로 변환되면서 입력 전압을 증폭시킨 형태의 출력전압을

  리포트 | 4페이지 | 2,000원 | 등록일 2023.11.25

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  전자전기컴퓨터설계실험2(전전설2) (5) Encoder and Mux

  실험 목적 (03) 2. 실험 이론 (03) 2.1. Encoder (03) 2.2. Decoder (03) 2.3. Multiplexer (04) 2.4. ... 실험 방법 (05) 2.1. 3 × 8 Decoder (05) 2.2. 4 × 2 Encoder (12) 2.3. 2 × 1 Multiplexer (13) 2.4. 1 × 4 Demultiplexer ... 실험 장비 (05) 2.

  리포트 | 54페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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  서울시립대 전자전기설계2(전전설2) 2주차 사전보고서

  2019년 전자전기컴퓨터설계실험2 2주차 사전보고서 학번 : 2015-610019 성명 : 윤종민 1. ... 리플 캐리 가산기는 틀이 간단하여 빠르게 디자인할 수 있는 장점이 있지만 전가산기의 자리 올림수 입력이 이전 가산기의 자리 올림수 출력이므로 하나의 전가산기가 계산되기 위해 이전 가산기의 ... 위는 4비트 가산기인데, 각각의 전가산기가 자리올림 수 입력 C(in)으로 직전의 자리올림수 출력 C(out)를 받는 형식이다.

  리포트 | 4페이지 | 1,500원 | 등록일 2019.10.13

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  전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

  실험에 사용된 RLC band pass filter>>Vs 는 Vpp = 2, High Z 인 sinusoidal wave (a) – (1) R_L = ∞ Ω 일때 Figure 4.

  리포트 | 4페이지 | 10,000원 | 등록일 2022.03.21 | 수정일 2022.03.24

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  전자전기컴퓨터설계실험2(전전설2) (2) HBE COMBO II SE VerilogHDL Lab

  호출한 반가산기를 이용하여 1-bit 전가산기를 설계한다. 마찬가지로 이 전가산기를 이용하여 4-bit ripple carry adder를 설계한다. ... 이로써 Xilinx에서 프로그래밍한 전가산기가 실제 회로상에 구현한 전가산기와 동일하게 세 입력의 합과 자리 올림수를 구해낼 수 있음을 알 수 있다. 3.3. 4-bit Ripple ... 사진 13] 실험 결과 진리표 A 1 (High) 1 B 1 (High) 1 S 0 (Low, off) 0 C 1 (High, on) 1진 22]의 실험 결과에서 확인할 수 있듯이 전가산기의

  리포트 | 28페이지 | 2,000원 | 등록일 2019.10.11 | 수정일 2021.04.29

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  전자전기컴퓨터설계실험2(전전설2) (4) Arithmetic Logic and Comparator

  전가산기의 진리표 [사진 2] 전가산기 회로도 2.1.3. 4-bit Ripple Carry Adder 복수의 전가산기를 이용하여 임의의 비트 수를 더하는 논리 회로를 만들 수 있다 ... 하지만 전가산기의 자리 올림수 입력이 이전 가산기의 자리 올림수 출력이므로 하나의 전가산기가 계산되기 위해 이전 가산기의 연산을 기다려야 한다. ... Full Adder 전가산기는 이진수의 한 자리수를 연산하고, 하위의 자리 올림수 입력을 포함하여 출력한다.

  리포트 | 54페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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  서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

  그 순간의 sync값은 한 클럭 전 clock이 falling할 때 sync값으로 in=0이 들어갔었으므로 sync값은 0이다. ... 전자전기컴퓨터설계실험Ⅱ 예비리포트 Lab-07 Sequential Logic 2 작성일: 20.11.01 1. ... 이후 b 입력시 s2로 천이되고 ‘aa’를 또 입력하면 다시 s4에 도달해 1이 출력된다.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

  시뮬레이션 결과 정상 작동했다, segment와 piezo를 같이 출력하는 코드를 실습 2에서 만들었다, 전에 학습했던 메인클럭에서 분주기를 만드는 방식을 사용하여 만들어서 문제없이 ... HBE Combo 2 SE에는 1 Digit만 표현하는 단일 FND도 있지만 4 Digit을 표현할 수 있는 4개의 FND가 존재한다. ... In-lab의 코드를 작성하시오. 2. 실습5를 위해 binary to bcd conversion algorithm에 대해 조사하시오.

  리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

  이 외에도 설계 비용을 낮출 수 있고 표준 HDL은 IEEE 표준이기에 전세계적인 설계정보 교환도 가능하다. ... 중요한 차이점은 wire는 값을 저장하지 않지만 reg는 감지신호 변화에 의해 할당값이 변하기 전까지는 그 값을 계속 저장하고 있다는 것이다. 5. ... k=1)일 때 1을 4로 나눈 나머지는 1이고 이 역시 2로 나눴을 때 몫이 0이므로 b=0이다. 20ns~30ns(k=2)일 때 2를 4로 나눈 나머지는 2이고 2로 나눴을 때의

  리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)

  이 때 p63은 button SW1, p67은 button SW2, p191은 LED1을 의미한다. 13. ... 실습 2는 A와 B의 Input 값이 다를 때 LED9에 불이 들어올 것이고 같다면 불이 들어오지 않을 것이다(LED9가 SUM). ... A : Button SW1, B : Button SW2 Cin : Button SW3, Cout : LED1 S : LED9 장비에서 동작을 확인한다.

  리포트 | 10페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-01 결과리포트 (2020 최신)

  따라서 필요한 저항 = (5V – 2V) / 0.01A = 300Ω 이다. - 1-bit 반가산기(half adder)와 전가산기(full adder)에 대하여 논리회로도 및 동작을 ... [실습 4] 전가산기 회로를 구현한다. ... TTL 출력의 경우 0~0.4V가 LOGIC 0에 해당하고 0.4~2.7V가 Indeterminate region, 2.7~5V가 LOGIC 1에 해당한다.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)

  따라서 필요한 저항 = (5V – 2V) / 0.01A = 300Ω 이다. - 1-bit 반가산기(half adder)와 전가산기(full adder)에 대하여 논리회로도 및 동작을 ... [반가산기] [전가산기] - 디지털 로직의 조합(combinational)회로와 순차(sequencial)회로에 대하여 차이점을 조사하고 여러 가지 예를 들어 설명하시오. ... [응용과제] 전가산기 회로를 구현하고 Dip 스위치와 LED를 통해 Input에 따른 Output 결과를 확인한다. - 입력 : A, B, Cin (Dip 스위치) - 출력 : S

  리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

  이 외에도 설계 비용을 낮출 수 있고 표준 HDL은 IEEE 표준이기에 전세계적인 설계정보 교환도 가능하다. ... =’은 inequality를 나타내는 equality operator이다. 3과 4는 다른 게 맞으므로 변수 a=1이 된다. - a = (1 > 2) : 1 > 2는 false이므로 ... 이 때 top-level source type은 HDL을 선택한다. 2.

  리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

  3 / cout, s : LED 1, 2 4. ... 실습 1~2의 모듈과 시뮬레이션 내용은 상기에 정리되어있다. ... [실습 2] module instantiation 방식을 통한 full_adder 설계 1.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-06 결과리포트 (2020 최신)

  counter 등 다양한 순차회로를 behavioral modeling, module instantiation 등의 방식을 통해 설계하고 시뮬레이션 후 장비에서 동작을 테스트한다. 2. ... 이 플립플롭들의 출력값은 다시 피드백되어 Input과 함께 output에 영향을 미친다. 2. SR래치와 SR플립플롭에 대해 timing diagram을 그려 비교설명하시오.

  리포트 | 21페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-02 결과리포트 (2020 최신)

  이번에는 좌측 하단 탭 중 symbol 탭에 들어가 symbol name filter에 ‘and2’를 입력하고 symbols 목록에서 and2를 선택한다. ... 제공하는 다양한 Logic gate symbol을 사용해 회로를 설계하고 최종적으로 FPGA Device configuration을 통해 동작을 확인하여 설계 능력을 함양한다. 2. ... ISE Design Suite 14.7을 실행하여 New Project를 클릭한다. 2. 프로젝트명과 저장 위치를 정하고 schematic type을 선택한다. 3.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전자전기설계2(전전설2) 7주차 사전보고서

  코드 분석을 시작하자면 localparam STATE_0 = 2'd0, STATE_1 = 2'd1, STATE_2 = 2'd2, STATE_3 = 2'd3; 가장 먼저 코드에서 나오는 ... 2019년 전자전기컴퓨터설계실험2 7주차 사전보고서 0. ... 만약 in=1이면 다음 상태는 state_2이다. 이외의 case일 경우 state는 0이다.

  리포트 | 12페이지 | 1,500원 | 등록일 2019.10.30

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  서울시립대 전자전기설계2(전전설2) 8주차 결과보고서

  입력들을 2진화 된 10진법 표기로 나타내는 알고리즘이다. 0~9까지의 수를 2진법으로 표현할 수 있는 4비트 변수를 표현할 10진법 수의 자릿수의 개수만큼 선언하고 이 변수에 2진법에서 ... 2019년 전자전기컴퓨터설계실험2 8주차 실험보고서 0. ... 실습 2 Piezo, 7-segment 설계 ‘도레미파솔라시도’의 8음계를 Piezo와 7-segment를 통해 출력하는 로직의 설계를 동시에 하는 것이 실습 2이다.

  리포트 | 15페이지 | 1,500원 | 등록일 2019.11.05

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